verilog中$readmemb和$readmemh的用法
墨尘2018-03-17 21:48
在FPGA中我们写完一个模块后，常常在用modelsim仿真完之后还是想单独生产bit文件上板跑一下看看结果是否和仿真结果一致，但是这时对于输入数据我们只能自已产生，一般是存在ROM里面，去读取数据。其实也可以不用这么麻烦，可以利用verilog中本身的$readmemb和$readmemh读取txt中的数据，然后赋给寄存器组。
如下所示，首先定义两个16位的1024个寄存器组：
reg [15:0] data_src_re [0:1023];
reg [15:0] data_src_im [0:1023];
然后需要用到initial这个在testbench中才会用到语句，如下：
initial
begin
$readmemh("F:\FPGA\fb\data_src_re.txt",data_src_re);
$readmemh("F:\FPGA\fb\data_src_im.txt",data_src_im);
end
然后把寄存器组中的数据赋给你模块的输入信号就可以了。
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